DIVIDEが1でないときMIMIC_PLLが不正な動作をする

• Reporter: molelord
• Owner: molelord
• Type: Bugs
• Status: Closed
• Component: (None)
• MileStone: (None)
• Priority: 5 - Medium
• Severity: 5 - Medium
• Resolution: Fixed
• File: None

Details Reply

たとえばMULTIPLYに4、DIVIDEに3を与えたとき、IN/OUT双方のクロックの↑エッジが揃っているべき個所で揃っていない。

do ../msimMIMIC_PLL.do を使用したテストでは、波形ウィンドウ下の目盛りが 8,12,16, 24,28,32, 40,...の個所でエッジが揃わず、OUTCLKからINCLKへ0クロックでデータがコピーされてしまっている。

Ticket History (2/2 Histories)

2008-11-03 23:26 Updated by: molelord

• (Category change on Tracker)
• Owner Update from (None) to molelord

2008-11-03 23:53 Updated by: molelord

• Status Update from Open to Closed
• Resolution Update from None to Fixed
• Ticket Close date is changed to 2008-11-03 23:53

Comment Reply

Revision37で対策した。