ISE SimでのVHDL Simが不正な結果になる

• Reporter: molelord
• Owner: molelord
• Type: Bugs
• Status: Closed
• Component: (None)
• MileStone: (None)
• Priority: 9 - Highest
• Severity: 5 - Medium
• Resolution: Fixed
• File: None

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Version 0001および0002で、ISE SimulatorでのVHDLシミュレーションを行おうとすると、すべての読み出し値がzzzzzzzzになり、ModelSIMでのシミュレーションとまったく異なる結果に
なってしまう。

Ticket History (2/2 Histories)

2008-11-12 22:33 Updated by: molelord

Comment Reply

ISE SimでVerilogシミュレーションをしようとしたときは、コンパイル段階で失敗する。

2008-11-12 22:47 Updated by: molelord

• Status Update from Open to Closed
• Resolution Update from None to Fixed
• (Category change on Tracker)
• Ticket Close date is changed to 2008-11-12 22:47

Comment Reply

isesim_makefileおよびisesimv_makefileにおいて、プロジェクトファイルの依存ファイルにMAINDCM.v(hd)を加え忘れていたのが原因である。
iseでの論理合成をするとMAINDCM.v(hd)が作成されるので、それが残ったままシミュレーションをした場合には何の問題も起きず、今まで発見ができていなかった。
rev46で修正済み。